Сдвигающие Регистры

Регистр сдвига, семейство AC, Последовательный в Параллельный, 1 Элемент, SOIC, 14 вывод(-ов).The CD74AC164M is a 8-bit serial-in/parallel-out Shift Register with an asynchronous RESET that utilize advanced CMOS logic technology. Data is shifted on the positive edge of the clock (CP). A low on the m..

Регистр сдвига, семейство AC, Последовательный в Параллельный, 1 Элемент, SOIC, 14 вывод(-ов).The CD74AC164M96 is a 8-bit serial-in/parallel-out Shift Register with an asynchronous RESET that utilize advanced CMOS logic technology. Data is shifted on the positive edge of the clock (CP). A low on the..

Регистр сдвига, семейство ACT, Последовательный в Параллельный, 1 Элемент, SOIC, 14 вывод(-ов)...

Регистр сдвига, семейство ACT, Последовательный в Параллельный, 1 Элемент, SOIC, 14 вывод(-ов).The CD74ACT164M96 is a 8-bit serial-in/parallel-out Shift Register with an asynchronous RESET that utilizes advanced CMOS logic technology. Data is shifted on the positive edge of the clock (CP). A low on ..

Регистр сдвига, Универсальный, 1 Элемент, SOIC, 20 вывод(-ов), 4.5 В, 5.5 В...

Регистр сдвига, семейство HC, Последовательный в Параллельный, 1 Элемент, DIP, 14 вывод(-ов), 2 В.The CD74HC164E is a 8-bit CMOS serial-in/parallel-out Shift Register with an asynchronous RESET. Data is shifted on the positive edge of clock (CP). A low on the master RESET (MR\) pin RESETs the shift ..

Регистр сдвига, семейство HC, Последовательный в Параллельный, 1 Элемент, SOIC, 14 вывод(-ов), 2 В.The CD74HC164M is a 8-bit CMOS serial-in/parallel-out Shift Register with an asynchronous RESET. Data is shifted on the positive edge of clock (CP). A low on the master RESET (MR\) pin RESETs the shift..

Регистр сдвига, семейство HC, Последовательный в Параллельный, 1 Элемент, SOIC, 14 вывод(-ов), 2 В...

Регистр сдвига, семейство HC, Параллельный в Последовательный, 1 Элемент, DIP, 16 вывод(-ов), 2 В.The CD74HC165E is a 8-bit CMOS parallel-in/serial-out Shift Register with the complementary serial outputs (Q7 and Q7\) available from the last stage. When the parallel load (PL\) input is low, parallel..